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AT45CS1282 [Preliminary]
Reset Timing
CS
SCK/CLK
RESET
SO or I/O7 - I/O0
(OUTPUT)
SI or I/O7 - I/O0
(INPUT)
HIGH IMPEDANCE
tREC
tRST
tCSS
HIGH IMPEDANCE
Note:
The CS signal should be in the high state before the RESET signal is deasserted.
Command Sequence for Read/Write Operations
(Except Status Register Read, Manufacturer and Device ID Read)
SI or I/O7 - I/O0
CMD
8 bits
8 bits
8 bits
8 bits
(INPUT)
MSB
XXXX XXXX
XXXX XXXX
XXXX XXXX
XXXX XXXX
LSB
7 Bits Don't
Care
Page Address
(PA13 - PA0)
Byte/Buffer Address
(BA10 - BA0/BFA10 - BFA0)
Write Operations
The following block diagram and waveforms illustrate the various write sequences available.
FLASH MEMORY ARRAY
PAGE (1056 BYTES)
BUFFER 1 TO
MAIN MEMORY
PAGE PROGRAM
BUFFER 1 (1056 BYTES)
BUFFER 1
WRITE
SI
I/O INTERFACE
BUFFER 2 TO
MAIN MEMORY
PAGE PROGRAM
BUFFER 2 (1056 BYTES)
BUFFER 2
WRITE
I/O7 - I/O0
19
3447A–DFLSH–2/04
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